タイトルの通り、SignalTap II Logic Analyzerで「Ready to acquire」と […]
タグ: FPGA
【FPGA/HDL】Nios II SBT for Eclipseで「symbol std could not resolved」errorと出るときの対処
最近、Nios IIを使う機会があるが、Nios II 16.1 Software Build Tools f […]
【FPGA/HDL】FPGAのPLブロックだけを使ってLチカ日記 3日目：ZYBOにJTAG経由でbitファイル書き込んでLED点滅)
今回やること 前回、ZYBOのLEDファイルを点滅させるRTLを書き、bitファイルを作成した。今回はいよいよ […]
【FPGA/HDL】FPGAのPLブロックだけを使ってLチカ日記 2日目：Vivado 2016.2 でZYBOのトップモジュール(LED点滅)を作成
今回やること 前回、ZYBO用のプロジェクトの作成まで行った。今回は、トップモジュールのRTLを書いてみる。 […]
【FPGA/HDL】FPGAのPLブロックだけを使ってLチカ日記 1日目：Vivado 2016.2 でZYBOのPLブロック用のプロジェクトを作成
放置してたZYBOで遊んでみる 買ったはいいけど全然使っていなかったZYBO。せっかくなのでブログのネタとして […]
【FPGA/HDL】Xilinx ISE14.7 でファンアウト数を確認する方法
自分用メモ。XilinxのISE(14.7で確認)で、各ネットのファンアウト数を確認したい場合、プロジェクトフ […]
【FPGA/HDL】Xilinx ISE 14.7でIO信号をIO registerにパッキングする方法＆確認する方法
IOレジスタへのパッキングについて色々調べたのでメモ。 FPGAをcompile（mapping）するときに、 […]
【FPGA/HDL】SmartXplorerを閉じているのに「SmartXplorer is already running.」とErrorが出て立ち上がらないときの対応
あまり頻繁に起こるようなことではないが、一応メモ。ISE 14.7でSmartXplorer を何回か繰り返し […]
【FPGA/HDL】Vivado2014.4を起動したとき「Error when launching ‘C:\Xilinx\2014.4\bin\vibado.bat’: Launcher time out」と出た
とってもしょーもないことだが、一応メモ。ある日PCを立ち上げ、Vivadoを立ち上げるとなかなか立ち上がらず、 […]
【FPGA/HDL】マルチプレクサで選択されたクロックに対する入出力データのタイミング制約のかけ方(sdc)
マルチプレクサ(Multiplexer)で選択されたクロックに対し、SDCファイルでTiming制約を入出力信 […]