放置してたZYBOで遊んでみる 買ったはいいけど全然使っていなかったZYBO。せっかくなのでブログのネタとしてプロジェクトを作ってLEDとか光らせてみたいと思う。いわゆるLチカ。最終的にはARMのプロセッサを含むブロック […]
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【FPGA/HDL】Xilinx ISE14.7 でファンアウト数を確認する方法
自分用メモ。XilinxのISE(14.7で確認)で、各ネットのファンアウト数を確認したい場合、プロジェクトフォルダ内の.twrファイルを適当なエディタで開き、チェックしたいネット名で検索をかける。そうすると信号の左側に […]
【FPGA/HDL】Xilinx ISE 14.7でIO信号をIO registerにパッキングする方法＆確認する方法
IOレジスタへのパッキングについて色々調べたのでメモ。 FPGAをcompile（mapping）するときに、IO padの信号はなるべくI/O registerにパッキングした方がimingパフォーマンス的には望ましく […]
【FPGA/HDL】SmartXplorerを閉じているのに「SmartXplorer is already running.」とErrorが出て立ち上がらないときの対応
あまり頻繁に起こるようなことではないが、一応メモ。ISE 14.7でSmartXplorer を何回か繰り返して回していたとき、SmartXplorerはもう終了しているのに、下記のエラーが出て起動しなくなった。 しかし […]
【FPGA/HDL】Vivado2014.4を起動したとき「Error when launching ‘C:\Xilinx\2014.4\bin\vibado.bat’: Launcher time out」と出た
とってもしょーもないことだが、一応メモ。ある日PCを立ち上げ、Vivadoを立ち上げるとなかなか立ち上がらず、以下のエラーが出た。 昨日まで動いていたのでなんだろう・・・と思ったが、な意図せず多重起動してしまっていたよう […]
【FPGA/HDL】マルチプレクサで選択されたクロックに対する入出力データのタイミング制約のかけ方(sdc)
マルチプレクサ(Multiplexer)で選択されたクロックに対し、SDCファイルでTiming制約を入出力信号にかけるときに悩んだのでメモしておく。文章だとわかりづらいと思うので図を描いた。例えば、以下のような状況。 […]