タイトルの通り、SignalTap II Logic Analyzerで「Ready to acquire」と表示されているのにも関わらず、実行(Run Analysis)が押せないことがあった。原因はしょーもないことだ […]
0
タグ: ALTERA
【FPGA/HDL】マルチプレクサで選択されたクロックに対する入出力データのタイミング制約のかけ方(sdc)
マルチプレクサ(Multiplexer)で選択されたクロックに対し、SDCファイルでTiming制約を入出力信号にかけるときに悩んだのでメモしておく。文章だとわかりづらいと思うので図を描いた。例えば、以下のような状況。 […]
0